Verilog问题写一个测试信号(。vt文件)进行modelsim仿真的以下代码(急用)。

模块shift _ tb

寄存器时钟；

reg din

导线dout

参数Period = 10；

shift u1(

。时钟(clk)，

。din(德国工业标准)，

。杜特(杜特)

);

最初的

开始

clk = 0；

din = 1 ' B0；//初始化输入din

rst = 0；//低电平复位

#100

rst = 1；//复位结束

结束

always #(句点/2)clk & lt；= ~ clk// clk为10ns。

始终@(posedge时钟)

开始

din & lt= { $ random } % 2；//生成随机数0和1作为随机输入值。

结束

末端模块

创建一个. v文件，文件名为shift_tb.v这是模拟文件。